Применение чиплетов в схемотехнике при разработке автоэлектроники

1. Введение

1.1. Эволюция Э/Э-архитектуры: от распределённой к доменной и зональной

Электронно-электрическая (Э/Э) архитектура автомобиля за три десятилетия прошла три характерные стадии. В распределённой архитектуре каждая функция реализовывалась отдельным электронным блоком управления: у современного автомобиля премиального сегмента число ЭБУ достигало 100–150, а суммарная длина жгутов — нескольких километров при массе в десятки килограммов. Интеграционной средой служили низкоскоростные шины CAN, LIN и FlexRay, а рост функциональности приводил к комбинаторному усложнению межблочных связей и сетевых матриц.

Доменная архитектура консолидировала вычисления вокруг функциональных доменов — силовой агрегат, кузовная электроника, ADAS, инфотейнмент — с выделенными доменными контроллерами и магистральными шинами CAN-FD и 100BASE-T1. Следующий шаг, зональная архитектура, группирует периферию уже не по функциям, а по физическим зонам кузова: зональные контроллеры агрегируют локальный ввод-вывод и питание, а вся «тяжёлая» обработка переносится в центральный вычислитель (HPC, high-performance computer), соединённый с зонами магистралью автомобильного Ethernet (1–10 Гбит/с и выше). Именно зональная модель лежит в основе концепции программно-определяемого автомобиля (Software-Defined Vehicle, SDV) с обновлением функций «по воздуху» на протяжении жизненного цикла.

Зональная консолидация радикально ужесточает требования к центральному вычислителю. В одном корпусе должны сосуществовать нагрузки смешанной критичности — от развлекательных приложений уровня QM до траекторного контроля уровня ASIL D; требуемая производительность нейросетевого инференса для L3–L5 достигает сотен и тысяч TOPS при пропускной способности подсистемы памяти в сотни ГБ/с; при этом сохраняются автомобильные ограничения по температуре, надёжности и стоимости. Ни один из этих факторов по отдельности не является новым, но их совокупность выводит кремниевую реализацию за пределы возможностей классической монолитной СБИС.

Рис. 1. Эволюция Э/Э-архитектуры автомобиля: распределённая, доменная и зональная модели

1.2. Почему монолитные СБИС достигли потолка

Первое ограничение — геометрическое. Площадь одного кристалла ограничена полем экспонирования фотолитографического сканера (reticle limit): для современных установок это примерно 26 × 33 мм, то есть ≈ 858 мм², а с учётом технологических полей проектировщики оперируют величиной «около 800 мм²». Вычислители автопилота уровня L4 с массивами MAC-ядер, десятками мегабайт SRAM и широкими интерфейсами памяти вплотную приблизились к этой границе: дальнейшее наращивание функциональности в одном кристалле физически невозможно без сшивки полей (reticle stitching), которая резко усложняет производство и снижает выход годных.

Второе ограничение — вероятностное. Выход годных кристаллов монотонно падает с площадью. В отрицательно-биномиальной модели выход оценивается как Y = (1 + A·D₀/α)^(−α), где A — площадь кристалла, D₀ — плотность дефектов, α — параметр кластеризации. При типичной для освоенного EUV-процесса плотности D₀ ≈ 0,10 дефект/см² и α = 3 кристалл площадью 800 мм² имеет выход лишь около 50 %, тогда как каждый из четырёх кристаллов по 200 мм² — уже свыше 80 %. Для автомобильных проектов, где к экономике добавляется требование нулевого уровня дефектности (zero-defect, единицы ppm в поле), большая монолитная площадь означает и дорогую отбраковку, и повышенный риск скрытых дефектов.

Третье ограничение — экономическое. Единовременные затраты на разработку (NRE, non-recurring engineering) растут экспоненциально с переходом к узким нормам: по отраслевым оценкам, полный цикл проектирования СБИС в техпроцессе 5 нм требует порядка 450–550 млн долл., в 3 нм — 550–600 млн долл. и более, при стоимости комплекта фотошаблонов в десятки миллионов долларов. Автомобильные тиражи на порядок скромнее смартфонных, а жизненный цикл платформы (10–15 лет с учётом сервиса) требует длительной доступности компонентов; окупить монолит «всё в 3 нм» в такой экономике крайне сложно.

Наконец, ограничение физико-технологическое: масштабирование перестало быть равномерным. Плотность логики продолжает расти, однако ячейка SRAM в переходе 5 → 3 нм практически не уменьшается, а аналоговые и интерфейсные блоки (SerDes, PHY памяти, драйверы CAN, PLL, аналого-цифровые тракты) не получают от узких норм ни площади, ни характеристик — при этом их перенос стоит непропорционально дорого из-за перепроектирования и повторной квалификации. Держать такие блоки в 3-нанометровом кристалле экономически бессмысленно.

Ответом отрасли стала чиплетная парадигма: разбиение системы на несколько специализированных кристаллов-чиплетов, изготавливаемых каждый в оптимальном для него техпроцессе и объединяемых в одном корпусе средствами гетерогенной интеграции — 2.5D-интерпозерами, кремниевыми мостиками или 3D-сборкой. Для автоэлектроники это не просто способ «обойти фотошаблон»: чиплеты дают масштабируемые семейства вычислителей (от L2 до L4 добавлением NPU-кристаллов), переиспользование квалифицированных блоков между поколениями платформ и разумную локализацию цепочек поставок.

2. Технологические основы чиплетной интеграции: декомпозиция кристалла

2.1. Принципы разбиения (partitioning)

Декомпозиция (partitioning) — центральное проектное решение чиплетной системы: ошибка на этом этапе не исправляется ни корпусированием, ни программным обеспечением. Классическое разбиение вычислителя ADAS выделяет следующие типы кристаллов:

вычислительные чиплеты — кластеры application-ядер (Arm Cortex-A/AE, RISC-V) с когерентными кэшами; масштабируются количеством кристаллов;
ИИ-акселераторы (NPU) — массивы MAC/тензорных ядер с локальной SRAM; наиболее «жадный» к плотности логики и самый горячий блок системы;
чиплеты памяти — SRAM-кэши последнего уровня, PHY LPDDR5/5X, в перспективе стеки HBM для L4/L5;
чиплеты ввода-вывода (I/O-хабы) — PCIe, автомобильный Ethernet (в том числе TSN), CSI-2/дессериализаторы камер, CAN-FD/CAN-XL, LIN, контроллеры безопасности загрузки;
аналоговые и инфраструктурные кристаллы — PMIC-домены, мониторы питания, тактовые генераторы, интерфейсы датчиков.

Критерии границ разбиения носят количественный характер. Во-первых, локальность трафика: сечение раздела должно проходить там, где межблочная полоса пропускания минимальна относительно внутренней, иначе энергетика D2D-обмена съест выигрыш (типичные значения — от долей до единиц пДж/бит против фемтоджоулей внутри кристалла). Во-вторых, бюджет задержек: канал D2D добавляет единицы наносекунд на транзакцию, что допустимо для трафика «NPU — память-компаньон», но критично внутри когерентного домена кэшей. В-третьих, границы доменов питания и безопасности: раздел по кристаллам естественно совпадает с разделом ASIL-доменов (см. § 3.2). Наконец, площадь берега (beachfront) — периметр кристалла, занятый D2D-PHY, — ограничивает число и ширину каналов, что заставляет укрупнять чиплеты сверх «дефектно-оптимального» размера.

Экономику декомпозиции определяет уже упомянутая зависимость выхода годных от площади в сочетании с концепцией KGD (Known Good Die, § 3.4): сборка ведётся только из заведомо годных кристаллов, поэтому итоговый выход модуля равен произведению выхода сборки на выходы отдельных кристаллов — и это произведение при разумной грануляции выше, чем выход эквивалентного монолита.

2.2. Гетерогенность техпроцессов: зрелые нормы для периферии, передовые — для вычислений

Ключевое преимущество чиплетной схемотехники — возможность смешивать технологические нормы в одном корпусе. Практика разделения выглядит так:

5/4/3 нм (FinFET/GAA) — CPU-кластеры и NPU: здесь плотность логики и энергоэффективность (перф/Вт) непосредственно конвертируются в TOPS на ватт;
6/7 нм — GPU, ISP, видеокодеки: блоки с высокой, но не предельной плотностью;
12/16 нм — PHY памяти, SerDes средних скоростей, SRAM-компаньоны: зрелые нормы с квалифицированными автомобильными библиотеками;
22/28 нм и грубее — I/O-хабы, CAN/LIN-трансиверная логика, аналоговые тракты, PMIC, элементы Safety Island: нормы с многолетней статистикой отказов, устойчивые к защёлкиванию и разбросам, дешёвые в пересчёте на мм².

Такое распределение решает сразу три задачи. Экономика: площадь, не выигрывающая от масштабирования, не оплачивается по тарифам 3 нм. Надёжность и квалификация: аналогово-интерфейсная периферия остаётся в техпроцессах, для которых существуют автомобильные PDK, IP с историей эксплуатации и статистика AEC-квалификаций; передовые нормы проходят автомобильную квалификацию только там, где это неизбежно. Переиспользование: I/O-чиплет или Safety-кристалл, однажды квалифицированный по AEC-Q100, без изменений входит в несколько поколений и ценовых классов вычислителей — от базового L2 до флагманского L4, где меняется лишь число вычислительных и NPU-кристаллов. Стратегически это переводит разработку ЭБУ от «проектирования кристалла» к системно-технологической кооптимизации (STCO), где схемотехник оперирует портфелем кристаллов, корпусных технологий и D2D-интерфейсов как единым проектным пространством.

Рис. 2. Сравнение монолитной СБИС и чиплетного модуля: декомпозиция снимает предел фотошаблона и допускает смешение техпроцессов

3. Нормативная база и стандарты чиплетной автоэлектроники

Чиплетная система — это система из компонентов разных поставщиков, и её жизнеспособность целиком определяется стандартизацией трёх плоскостей: обмена данными между кристаллами (UCIe), функциональной безопасности (ISO 26262) и надёжности и тестируемости мультичиповых сборок (AEC-Q100/Q104, IEEE 1838). Рассмотрим каждую детально.

3.1. UCIe — Universal Chiplet Interconnect Express: стандартизация D2D-обмена

UCIe — открытый отраслевой стандарт межкристального соединения (die-to-die, D2D), развиваемый консорциумом UCIe с 2022 г. Он закрывает главную проблему мультивендорной интеграции: без единого интерфейса чиплет одного поставщика физически и логически несовместим с подложкой и кристаллами другого. Хронология версий важна для планирования проектов:

UCIe 1.0 (2022) — базовая архитектура: стек «протокол — адаптер — PHY», два класса корпусирования (стандартное и продвинутое), скорости 4–32 GT/с на линию;
UCIe 1.1 (2023) — расширения, прямо адресованные автомобильной отрасли: архитектурные регистры телеметрии глазковой диаграммы (eye margin) для превентивного мониторинга деградации канала, поддержка потоковых (streaming) протоколов, снижение стоимости реализации;
UCIe 2.0 (2024) — поддержка 3D-интеграции (гибридное соединение с шагом контактов < 10 мкм) и стандартизованная инфраструктура управляемости (manageability/DFx: тест, отладка, телеметрия через сайдбенд);
UCIe 3.0 (2025) — удвоение скоростей до 48/64 GT/с, ранняя загрузка микрокода, быстрый троттлинг/останов (fast throttle/shutdown — существенно для тепловых аварий), удлинённый сайдбенд (до 100 мм), рекалибровка линка во время работы и функции прогнозирования отказов (predictive failure analysis) для автомобильных применений.

Архитектура стека. Верхний, протокольный уровень отображает на D2D-канал стандартные протоколы — PCIe, CXL (включая когерентный доступ к памяти) — либо произвольный потоковый трафик (Raw/Streaming Mode), что типично для связки «сенсорный препроцессор → вычислитель». Адаптер D2D обеспечивает надёжность канала: CRC с механизмом повторной передачи (retry), арбитраж и мультиплексирование протоколов (ARB/MUX), управление состояниями линка; к протокольному уровню он обращён интерфейсом FDI, к физическому — RDI. Физический уровень содержит модули по 16 (UCIe-S) или 64 (UCIe-A) однонаправленных линий, аналоговый фронтенд, схемы тренировки и коррекции, а также постоянно активный служебный канал (sideband) 800 МТ/с для конфигурации, телеметрии и отладки — независимый от основного канала (mainband).

Два класса корпусирования. UCIe-S (standard package) рассчитан на органическую подложку с шагом контактов 100–130 мкм — дёшево, технологично, достаточен для каналов умеренной плотности. UCIe-A (advanced package) использует 2.5D-интерпозер или кремниевые мостики с шагом 25–55 мкм, обеспечивая кратно бóльшую погонную плотность полосы при энергетике порядка 0,25–0,5 пДж/бит. Показатели надёжности канала нормированы: целевой коэффициент битовых ошибок BER ≤ 10⁻¹⁵ (для предельных скоростей 64 GT/с — 10⁻¹² с обязательным CRC/retry), интенсивность отказов линка — доли FIT. Для функциональной безопасности принципиально, что механизм CRC+retry, телеметрия запаса глазка и прогнозирование деградации дают диагностический охват канала D2D, без которого невозможно обосновать метрики ISO 26262 для трафика между ASIL-доменами.

Рис. 3. Интерфейс UCIe между сенсорным и вычислительным чиплетами: трёхуровневый стек, основной и служебный каналы, классы корпусирования

3.2. ISO 26262: функциональная безопасность и физическая изоляция доменов

ISO 26262 «Road vehicles — Functional safety» задаёт жизненный цикл разработки безопасной автоэлектроники и вводит уровни полноты безопасности ASIL A…D. Для чиплетного вычислителя центральных архитектур стандарт ставит две связанные задачи: обеспечить свободу от интерференции (FFI, freedom from interference) между функциями разной критичности и достоверно диагностировать отказы, чтобы удержать метрики SPFM/LFM/PMHF в границах целевого ASIL.

Монолитная СБИС решает FFI логическими средствами — MPU/MMU, firewall-контроллерами шин, тайм-партиционированием, — однако общие кремниевая подложка, сетка питания и тактовое дерево остаются зонами общих отказов (common cause failures): просадка питания, локальное защёлкивание или сбой PLL затрагивают все домены сразу. Чиплетная компоновка даёт качественно более сильный аргумент — аппаратное разделение (hard partitioning): домены разной критичности физически размещаются на разных кристаллах с независимыми доменами питания (раздельные PMIC-каналы), независимым тактированием и сбросом и контролируемыми точками связи. Пространственная и электрическая изоляция превращает значительную часть общих отказов в независимые, что напрямую упрощает обоснование декомпозиции ASIL (например, ASIL D = ASIL B(D) + ASIL B(D) по разным кристаллам с независимостью, доказанной конструкцией).

Каноническая схема — выделение Safety Island: компактного кристалла уровня ASIL D в зрелом техпроцессе (16–28 нм), содержащего микроконтроллерные ядра в локстепе (два ядра, потактовое сравнение), SRAM с ECC, модуль сбора и классификации отказов FCCU, оконные сторожевые таймеры и независимые источники тактирования и сброса. Safety Island выполняет супервизию высокопроизводительных чиплетов уровня ASIL B: контролирует их живучесть (challenge–response, heartbeat), мониторит питание и температуру, проверяет сквозную целостность критического трафика (E2E-протекция: CRC, счётчики жизни, идентификаторы сообщений поверх UCIe/Ethernet) и при обнаружении неустранимого отказа переводит систему в безопасное состояние — для L3+ это не отключение, а fail-operational деградация: минимальный манёвр риска (MRM), остановка в безопасном месте на резервном контуре.

Отдельного внимания требует сам канал D2D как элемент безопасности: для него разрабатывается FMEDA, а свойства UCIe — CRC/retry, контроль чётности сайдбенда, телеметрия запаса глазка, прогнозирование деградации — используются как механизмы безопасности с измеримым диагностическим охватом. Чиплеты сторонних поставщиков квалифицируются по модели SEooC (Safety Element out of Context) с передачей интегратору предположений об условиях применения (assumptions of use).

Рис. 4. Аппаратное разделение доменов на подложке: Safety Island (ASIL D) супервизирует основной вычислительный чиплет (ASIL B)

3.3. AEC-Q100 / AEC-Q104: квалификация надёжности мультичиповых модулей

Семейство документов Automotive Electronics Council определяет стрессовую квалификацию компонентов. AEC-Q100 нормирует испытания монолитных ИС и вводит температурные классы: Grade 0 (−40…+150 °C окружающей среды), Grade 1 (−40…+125 °C, типовое требование подкапотных и центральных вычислителей), Grade 2/3 для более мягких условий. Базовый набор стрессов включает:

HTOL — длительную наработку при повышенной температуре и напряжении (типово 1000 ч) с оценкой ранних и износовых отказов;
термоциклирование (TC) — 500–2000 циклов в диапазоне до −55…+150 °C, выявляющее усталость соединений;
THB/HAST — влажностно-тепловые испытания под смещением;
ELFR, EM/SM/TDDB/NBTI-оценки — статистику ранних отказов и деградационные механизмы кристалла.

Мультичиповый модуль не сводится к сумме квалифицированных кристаллов, поэтому в 2017 г. введён AEC-Q104 — стандарт квалификации MCM/SiP как единого компонента. Он комбинирует требования Q100 (активные кристаллы), Q101 (дискретные приборы) и Q200 (пассивные компоненты) и добавляет специфические для сборки виды отказов и испытаний: коробление подложки (warpage) в температурном диапазоне, усталость микробампов и гибридных соединений при термоциклировании из-за рассогласования КТР (кремний ≈ 2,6 ppm/К против ≈ 17 ppm/К у органики), расслоение андерфилла и молд-компаунда, взаимодействие кристалл–корпус (CPI) с хрупкими low-k диэлектриками, влагочувствительность (MSL), а также надёжность на уровне платы (board-level reliability: циклирование, вибрация, удар) и циклирование мощности (power/temperature cycling), воспроизводящее реальные тепловые качели вычислителя.

Практическая сложность — профиль миссии: легковой автомобиль означает 15 лет службы и порядка 8–12 тыс. часов работы электроники в широком температурном спектре, тогда как роботакси уровня L4 — до 50–100 тыс. часов почти непрерывной нагрузки. Квалификационные матрицы AEC-Q104 приходится дополнять расчётной экстраполяцией (модели Коффина–Мэнсона, Аррениуса, Пека) под конкретный профиль, а тепло-механическое моделирование сборки становится обязательной частью схемотехнического маршрута, а не «упаковочной» экзотикой.

3.4. IEEE 1838 и концепция KGD: тестовый доступ в 3D-сборках

Экономика чиплетов держится на понятии KGD (Known Good Die — «заведомо годный кристалл»): в сборку стоимостью в сотни долларов должен попадать только кристалл, годность которого доказана до монтажа, поскольку один дефектный чиплет губит весь модуль вместе с исправными соседями. Отбраковка на пластине, однако, нетривиальна: зондирование микробампов с шагом 25–55 мкм механически сложно, полноскоростной тест через зонды ограничен, а часть отказов проявляется лишь после корпусирования. Ответ — насыщенный DFT: встроенное самотестирование (BIST) логики и памяти, компрессия сканирующих цепей, электронная маркировка кристалла (e-fuse ID) для сквозной трассируемости и статистической отбраковки выбросов (part average testing по AEC-Q001/Q002).

Стандарт IEEE 1838-2019 решает комплементарную задачу — тестовый доступ внутри многокристальной сборки. Это die-centric стандарт: он нормирует инфраструктуру, которой должен обладать каждый кристалл, чтобы собранный из таких кристаллов стек был тестируем. Три обязательных элемента:

die wrapper — тестовая «обёртка» кристалла (развитие IEEE 1500) с граничными ячейками на межкристальных выводах, режимами INTEST/EXTEST;
последовательный механизм управления на базе архитектуры IEEE 1149.1, конфигурирующий цепи теста через первичный кристалл стека;
FPP (flexible parallel port) — опциональный параллельный порт для объёмных тестовых данных (сканы, BIST-паттерны), масштабируемый по ширине.

Инфраструктура 1838 позволяет тестировать межкристальные соединения (микробампы, TSV) как «внешнюю» цепь между обёртками соседних кристаллов, повторно прогонять внутренние тесты после каждого этапа сборки (die → partial stack → SiP) и локализовать отказ до конкретного кристалла и слоя соединений — без этого диагностика мультичипового модуля вырождается в разрушающий анализ. Правило десятикратного роста стоимости пропущенного дефекта на каждом следующем этапе (пластина → сборка → модуль → ЭБУ → автомобиль) в чиплетной автоэлектронике действует буквально.

Рис. 5. Тестовый маршрут мультичипового модуля: от зондового контроля и отбора KGD до финальной приёмки SiP; инфраструктура IEEE 1838

4. Вызовы и проблематика чиплетной автоэлектроники

4.1. Термоменеджмент: локальные перегревы при плотной компоновке

Плотная 2.5D/3D-компоновка концентрирует тепловыделение: удельная мощность «горячих» зон NPU превышает 1 Вт/мм², а суммарная мощность центрального вычислителя достигает десятков и сотен ватт — при том что автомобильная среда сама по себе горяча (до +105…+125 °C у моторного отсека) и требование Grade 1 ограничивает температуру перехода величиной Tj ≤ 150 °C. Возникают специфически чиплетные эффекты: тепловая связность кристаллов через интерпозер и крышку (горячий NPU подогревает соседний DRAM-стек, деградируя retention и форсируя refresh), рост градиентов и термомеханических напряжений на микробампах, а в 3D-стеках — экранирование нижних кристаллов от теплоотвода.

Инженерный ответ многослоен. На этапе планирования площади — разнесение горячих чиплетов, ориентация NPU к крышке, термо-TSV и медные столбики под горячими зонами. В конструкции корпуса — качественные термоинтерфейсы (TIM) с контролем старения, теплораспределительные крышки, при необходимости испарительные камеры. В системе управления — плотная сеть кристальных термодатчиков, DVFS и быстрый троттлинг (механизм fast throttle/shutdown в UCIe 3.0 адресован именно тепловым авариям), координируемые Safety Island как часть безопасного поведения. Обязательным элементом маршрута становится сопряжённое электро-тепловое моделирование сборки и верификация против профиля миссии — вплоть до цифрового теплового двойника вычислителя.

Рис. 6. Разрез 2.5D-корпуса: конструктивные слои, зона локального перегрева NPU и тепловые пути к радиатору

4.2. ЭМС и целостность сигналов высокоскоростных шин внутри подложки

Каналы UCIe работают на 16–32 GT/с (в перспективе 64 GT/с) по трассам длиной от единиц до десятков миллиметров в перераспределительных слоях (RDL) интерпозера или органической подложки. При шаге трасс в единицы микрометров доминируют перекрёстные наводки (в том числе дальняя наводка FEXT в плотных жгутах), частотно-зависимые потери и неоднородности переходов «микробамп — RDL — TSV». Критична целостность опорных слоёв: разрыв пути возвратного тока превращает синфазную помеху в доминирующий фактор закрытия глазка. Со стороны питания — одновременные переключения тысяч драйверов (SSN), резонансы PDN интерпозера и потребность во встроенных ёмкостях (deep-trench, MIM) в непосредственной близости от PHY.

На уровне транспортного средства действует ЭМС-нормирование: CISPR 25 (эмиссия) и ISO 11452 (устойчивость). Гармоники тактовых и линейных частот D2D-каналов попадают в защищаемые диапазоны радиоприёма автомобиля, поэтому проектирование включает спектральное сглаживание (SSC там, где допустимо), экранирующие свойства металлической крышки и её заземление, симметрирование пар и контроль синфазных токов на границе «модуль — плата». Маршрут верификации обязан включать 3D-электромагнитную экстракцию канала (S-параметры), статистический анализ глазка c моделями IBIS-AMI, compliance-процедуры UCIe и — специфично для автомобиля — совместный анализ SI/PI/EMC с учётом температурной зависимости потерь до +125 °C.

4.3. Сложные методы корпусирования (Advanced Packaging)

Палитра технологий гетерогенной интеграции широка, и выбор фиксирует и стоимость, и достижимую плотность каналов:

2.5D на кремниевом интерпозере — максимальная плотность RDL и лучшая однородность каналов UCIe-A; дорог, ограничен размером и короблением больших интерпозеров;
кремниевые мостики (bridge-технологии в органической подложке) — локальная плотность там, где нужна, при цене, близкой к органике;
fan-out / RDL-интерпозеры — компромисс плотности и стоимости, привлекателен для среднего ценового сегмента ЭБУ;
3D-стекирование с гибридным соединением (шаг < 10 мкм) — предельная плотность и энергетика D2D; наиболее остры вопросы теплоотвода и тестопригодности.

Системные проблемы уровня сборки: коробление крупных подложек и разброс высот бампов, определяющие выход сборки; невозможность ремонта (перепайка чиплета после гибридного соединения исключена); совместное управление допусками кристаллов разных фабрик; логистика KGD между фабами, OSAT и интегратором с сохранением трассируемости каждого кристалла. Отдельный пласт — контрактно-правовой: распределение ответственности за отказ модуля между поставщиками чиплетов, корпусировщиком и интегратором (проблема «chiplet liability») и совместимость систем качества по IATF 16949 вдоль всей цепочки. Именно поэтому индустрия консолидируется вокруг открытых экосистем — консорциума UCIe, автомобильных чиплетных программ исследовательских центров и альянсов автопроизводителей, — задача которых сделать чиплет товарной единицей с паспортом годности, моделью безопасности и известным профилем надёжности.

5. Заключение: перспективы и горизонт планирования (3–5 лет)

Чиплетная парадигма для автоэлектроники прошла точку невозврата: физика (предел фотошаблона), экономика (NRE узких норм при автомобильных тиражах) и архитектура (зональная консолидация со смешанной критичностью) действуют в одном направлении. На горизонте ближайших 3–5 лет обоснованно ожидать следующего.

2026–2027 гг. — серийные центральные вычислители первого чиплетного поколения: связки «вычислительный кристалл 4/5 нм + I/O- и память-чиплеты зрелых норм» в 2.5D-корпусах, квалифицированные по AEC-Q104; UCIe закрепляется как отраслевой D2D-стандарт де-факто с автомобильными профилями надёжности и телеметрии.
2027–2029 гг. — формирование мультивендорного рынка чиплетов: каталожные KGD-кристаллы (Safety Island, I/O-хабы, NPU) с паспортами SEooC и стандартизованными тестовыми интерфейсами IEEE 1838; масштабируемые семейства вычислителей L2+…L4 на едином наборе кристаллов; первые 3D-сборки «SRAM поверх логики» в автомобильной квалификации.
К 2030 г. — зрелая экосистема системно-технологической кооптимизации (STCO): национальные и отраслевые программы (автомобильные чиплетные консорциумы в Европе, США и Японии) выводят на конвейер платформы, где конфигурация вычислителя под модель автомобиля собирается из квалифицированных чиплетов как из каталога.

Для инженера-схемотехника это означает смещение профессионального ядра: к традиционной цифровой и аналоговой схемотехнике добавляются проектирование и верификация D2D-каналов (SI/PI/EMC в подложке), FMEDA межкристальных интерфейсов, сопряжённое тепло-электромеханическое моделирование сборок и работа с тестовой инфраструктурой 1500/1838. Для аспирантов открывается богатое поле исследований — от моделей надёжности микробампов под автомобильными профилями миссии до формальных методов доказательства FFI в гетерогенных сборках. Чиплеты не отменяют схемотехнику — они возвращают её на системный уровень, где граница кристалла снова становится проектным параметром, а не данностью.

Нормативные документы и рекомендуемые источники

ISO 26262:2018 (серия). Road vehicles — Functional safety. Ч. 1–12.
UCIe Consortium. Universal Chiplet Interconnect Express (UCIe) Specification, Rev. 1.0 (2022); 1.1 (2023); 2.0 (2024); 3.0 (2025).
AEC-Q100 Rev. H. Failure Mechanism Based Stress Test Qualification for Integrated Circuits. Automotive Electronics Council.
AEC-Q104. Failure Mechanism Based Stress Test Qualification for Multichip Modules (MCM) in Automotive Applications. Automotive Electronics Council, 2017.
IEEE Std 1838-2019. IEEE Standard for Test Access Architecture for Three-Dimensional Stacked Integrated Circuits.
IEEE Std 1500-2005. IEEE Standard Testability Method for Embedded Core-based Integrated Circuits.
CISPR 25:2021. Vehicles, boats and internal combustion engines — Radio disturbance characteristics; ISO 11452 (серия) — методы испытаний на помехоустойчивость.
ISO/SAE 21434:2021. Road vehicles — Cybersecurity engineering (для аспектов защищённости чиплетных платформ).